[Cùng học Thiết kế Vi mạch] Thế nào là Static Timing Analysis (STA)

Xem chủ đề cũ hơn Xem chủ đề mới hơn Go down

[Cùng học Thiết kế Vi mạch] Thế nào là Static Timing Analysis (STA)

Bài gửi  duonguitce on Wed Jun 17, 2015 10:38 am

1. Định nghĩa về phân tích timing (tĩnh) – Static Timing Analysis (STA)

Bạn đã từng nghe và biết đến các dòng chip có cấu hình CPU với tốc độ hàng GHz, các module xử lý dữ liệu với tốc độ cao. Câu hỏi đặt ra đối với các kỹ sư thiết kế, làm thế nào để biết được tốc độ đáp ứng tối đa của chip, làm thế nào để kiểm tra được chip sẽ chạy được với tần số xung clock là 1GHz, 2Ghz ... sau đây chúng ta sẽ tìm hiểu về phân tích timing, qua đó một phần nào đó trả lời những câu hỏi như trên.

Phân tích timing là một phương pháp kiểm tra độ trễ (delay) của một thiết kế bằng ứng với điều kiện hoạt động khác nhau trong thực tế của mạch, thông thường là điều kiện tệ nhất. Phương pháp này xem xét độ trể của từng thành phần logic trong mạch và thông qua các phương pháp tính toán để xác định được mạch có đảm bảo được về mặt timing hay không. Phương pháp này không kiểm tra được tính đúng đắn về mặt logic của mạch.

Ưu điểm của STA là có thể thực hiện nhanh và triệt để vì không cần chạy các vector để thực hiện việc mô phỏng (static vs dynamic). Nó có thể kiểm tra tất cả các đường có liên quan trong thiết kế và xác định đươcj các đường nào không thỏa yêu cầu về timing.

Thông qua việc phân tích timing bằng cách áp dụng tần số (xung clock) vào mạch logic và kiểm tra, các kĩ sư thiết kế có thể đảm bảo chip sẽ chạy được với tốc độ tối đa là bao nhiêu khi sản xuất.


2. Một vài khái niệm cơ bản trong STA

Setup time (Flip-flop): Là thời gian mà dữ liệu cần được giữ ổn định và không được thay đổi trước cạnh lên của clock.

Hold time (Flip-flop): Là thời gian mà dữ liệu cần được giữ ổn định và không được thay đổi sau cạnh lên của clock.

Xem xét ví dụ sau:


Ở hình bên trên "Data" không được thay đổi trong khoảng thời gian Setup Time và Hold Time.

- Nếu "Data" thay đổi trong khoảng thời gian Setup-time thì được gọi là Set-up time violation
- Nếu "Data" thay đổi trong khoảng thời gian Hold-time thì được gọi là Set-up time violation

Trong cả hai trường hợp violation, dữ liệu ngõ ra của FF là không xác định (zero-0 hay one-1).

Học thêm về chủ đề này tại: thegioivimach.com

duonguitce

Tổng số bài gửi : 6
Join date : 17/06/2015

Xem lý lịch thành viên

Về Đầu Trang Go down

Xem chủ đề cũ hơn Xem chủ đề mới hơn Về Đầu Trang


 
Permissions in this forum:
Bạn không có quyền trả lời bài viết